microbik.ru
1
Санкт-Петербургский государственный политехнический университет









УТВЕРЖДАЮ
Декан факультета разработчика
_______________В.А. Лопота
"____" ________ 2009 г.



Вводится в действие с "____" ________ 2009 г.



РАБОЧАЯ ПРОГРАММА УЧЕБНОЙ ДИСЦИПЛИНЫ



схемотехника ЭВМ





Составлена кафедрой “Телематика ”



для студентов специальности

230101.65 – Вычислительные машины, комплексы, системы и сети





Форма обучения - очная


Автор:








Профессор, к.т.н.

_______________

Новицкий А.П.



"____" ________ 2009 г

Санкт-Петербург

2009 г.




  1. Цели и задачи изучения дисциплины




  1. Знание основ организации, принципов действия, основных структур и характеристик цифровых операционных устройств, а также принципов построения систем на их основе.

  2. Умение владеть методами анализа и синтеза цифровых операционных устройств и систем, основами практического применения с широким использованием средств вычислительной техники.

  3. Получение практических навыков по разработке, реализации и отладке цифровых устройств применительно к системам управления и средствам вычислительной техники, использованию типовых схемотехнических решений в базисе микросхем программируемой логики, синтезу схем по алгоритмическому описанию их функциональности, что создает базу для дальнейшей практической работы.




  1. Место дисциплины в рабочем учебном плане


Дисциплина относится к специальным дисциплинам (СД.06) и изучается в течение пятого семестра. Изучение дисциплины базируется на знаниях, получаемых студентами из курсов: «Физика», «Математика», «Электротехника и электроника», «Информатика». В свою очередь, служит основой для изучения курсов “Организация ЭВМ и систем”, “Микропроцессорные системы”, “Цифровая обработка сигналов и сигнальные процессоры”, “Периферийные устройства.
3. Распределение объема учебной дисциплины по видам учебных занятий и формы контроля
Форма обучения - очная



Виды занятий и формы контроля

Объем по семестрам




4-й сем.


5 сем

Лекции (Л), час.

34

17

Лабораторные занятия (ЛЗ), час.

34

34

Самостоятельная работа (СР), час.

51

34

Зачеты, (З), шт.




1

Экзамены, (Э), шт.

1

1

Общая трудоемкость дисциплины составляет по ГОС ВПО /РПД: 200 / 204 часов.





4. Содержание дисциплины

4.1. Разделы дисциплины и виды занятий




Разделы дисциплины по ГОС

(дидактические единицы ГОС)

Раздел дисциплины по РПД

Объемы занятий, часов

Л

ЛЗ

СР

1

Совместная работа цифровых элементов в составе узлов и устройств: типы выходных каскадов, цепи питания, согласование связей, элементы задержки, формирователи импульсов, элементы индикации, оптоэлектронные развязки и др.;

Совместная работа цифровых элементов в составе узлов и устройств: типы выходных каскадов, цепи питания, согласование связей, элементы задержки, формирователи импульсов, элементы индикации, оптоэлектронные развязки и др.;

6




6

2

Автоматизация функционально- логического этапа проектирования цифровых узлов и устройств.

Автоматизация функционально- логического этапа проектирования цифровых узлов и устройств.

4

8

10

3

Риски сбоя в комбинационных и последовательных схемах;

Риски сбоя в комбинационных и последовательных схемах;

2

6

6

4

Триггерные устройства RS, D,T, JK типа;

Триггерные устройства RS, D,T, JK типа;

4

6

8

5

Синхронизация в цифровых устройствах;

Синхронизация в цифровых устройствах;

1

2

2

6

Функциональные узлы последовательностного типа: RG, CT, распределители; матричные умножители;

Функциональные узлы последовательностного типа: RG, CT, распределители; матричные умножители;

11

16

17

7

Функциональные узлы комбинационного типа: DC, CD, MUX, DMX, CMP, SM, ALU;

Функциональные узлы комбинационного типа: DC, CD, MUX, DMX, CMP, SM, ALU;

10

8

19

8

БИС/СБИС с программируемой структурой: программируемые логические матрицы, программируемая матричная логика, базовые матричные кристаллы, оперативно перестраиваемые FPGA;

БИС/СБИС с программируемой структурой: программируемые логические матрицы, программируемая матричная логика, базовые матричные кристаллы, оперативно перестраиваемые FPGA;

8

14

10

9

Схемотехника запоминающих устройств: статические, динамические, масочные, прожигаемые и другие типы запоминающих ячеек;

Схемотехника запоминающих устройств: статические, динамические, масочные, прожигаемые и другие типы запоминающих ячеек;

2

8

4

10

Запоминающие устройства на основе БИС/СБИС;

Запоминающие устройства на основе БИС/СБИС;

2




4

11

Микропроцессорные комплекты БИС/СБИС;

Микропроцессорные комплекты БИС/СБИС;

1




1

Итого

Общая трудоемкость

по ГОС ВПО 200 ч.

Общая трудоемкость РПД 204 ч.

51 ч.

68 ч.

85 ч.

4.2 Содержание разделов дисциплины
1. Совместная работа цифровых элементов в составе узлов и устройств: типы выходных каскадов, цепи питания, согласование связей, элементы задержки, формирователи импульсов, элементы индикации, оптоэлектронные развязки и др.

Введение. Цели и задачи курса. Способы и уровни описания цифровых устройств, понятие “элемента” и “операционного устройства”. Конструкторско-физическая и функционально-логическая спецификации на цифровое устройство. Достижения интегральной технологии, возможности современных ИС, этапы и тенденции развития. Подключение ОУ к ОШ, задача, средства. Шинный формирователь. Борьба с помехами. Согласование связей. Сопряжение с длинными линиями. Односигнальные и дифференциальные стандарты ввода-вывода.
2. Автоматизация функционально- логического этапа проектирования цифровых узлов и устройств.

Цели и задачи автоматизации функционально-логического проектирования. Маршрут проектирования цифровых систем. Ввод проекта, компиляция, верификация. Примеры маршрутов проектирования в среде проектирования Quartus II.
3. Риски сбоя в комбинационных и последовательных схемах.

Элементы вентильного уровня описания: логические элементы.

Основные системы логических элементов (ЛЭ), их характеристики, типы выходных каскадов, согласование связей. Временные модели ЛЭ, элементы задержки. риски сбоя в комбинационных.
4. Триггерные устройства RS, D,T, JK типа .

Классификация триггеров. Логическая структура триггера, синхронизируемого перепадом. Таблица режимов, анализ работы. Триггерные устройства RS, D,T, JK типа. Таблицы управления триггерами различного типа. Обоснование приоритетности асинхронных установок. Временные характеристики переключения, метастабильность триггеров. Примеры использования триггеров: борьба с дребезгом механических контактов, формирование коротких импульсов, дифференцирование импульсов.
5. Синхронизация в цифровых устройствах.

Тактирование в цифровых устройствах. Требования к цепям синхронизации. Определение максимальной производительности устройства. Введение конвейеризации. Устройства PLL. Организация обмена данными в различных тактовых доменах. Правила проектирования.
6. Функциональные узлы последовательностного типа: RG, CT, распределители; матричные умножители

Базовые операционные устройства и основы их применения.

6.1. Счетчики импульсов.

Функциональные узлы последовательностного типа. Счетчики, классификация. Синтез четырехразрядного двоичного счетчика. Параллельный, сквозной и последовательный переносы в счетчиках. Организация реверсивных счетчиков, анализ вариантов. Режимы работы, функционирование, наращивание разрядности счетчиков Счетчик-делитель управляемый кодом. Организация преобразователя кода в число импульсов и преобразователя кода в частоту.

Счетчики с недвоичным коэффициентом счета. Синтез счетчика-делителя на 5. Двоично-десятичный счетчик. Организация счетчика с недвоичным коэффициентом счета использованием входа синхронной установки в ноль. Широтно-импульсный модулятор, прямое и обратное преобразование. Устройство фильтрации коротких импульсов с использованием реверсивного счетчика. Принцип построения счетчика-умножителя. Реализация арифметических операций на двоичных умножителях.

6.2. Регистры.

Регистры (RG), назначение и классификация. Синтез сдвигающего четырехразрядного регистра. Организация реверсивного регистра. Понятие конвейеризации операционных узлов. Преобразование параллельного кода в последовательный на примере передатчика канала RS-232. Схема борьбы с импульсными помехами на регистрах и счетчике. Регистры с обратными связями: распределитель импульсов, счетчик Джонсона, генератор псевдослучайных чисел, схемы с обратными связями на вход управления режимом. Накапливающие сумматоры и умножители.
7. Функциональные узлы комбинационного типа: DC, CD, MUX, DMX, CMP, SM, ALU;

7.1. Преобразователи кодов.

Функциональные узлы комбинационного типа. Преобразователи кодов, дешифраторы (DC, CD). Принципы построения дешифраторов. Варианты УГО, наращивание разрядности и конвейеризация дешифратора. Распределитель импульсов и демультиплексор на базе DC. Реализация логических функций с использованием DC. Программируемые логические матрицы, программируемая матричная логика. Организация шифраторов.

7.2. Мультиплексоры.

Мультиплексоры (MUX), организация на DC и ЛЭ с ОК, цифровые и цифроаналоговые мультиплексоры. Наращивание разрядности, реализация логических функций, шифратор на базе MUX. Конвейеризация мультиплексоров. Контроллер клавиатуры. Организация динамической индикации для семисегментных и матричных индикаторов. Управление ЖКИ.

7.3. Сумматоры и АЛУ.

Комбинационные сумматоры (SM), логические основы построения сумматоров. Организация многоразрядных комбинационных сумматоров и вычитающих устройств.

Организация параллельного переноса в комбинационных сумматорах. Накапливающие сумматоры: последовательный, параллельный. Сумматор с управляющим переносом.

Двоично-десятичный сумматор, мажоритарные схемы. Организация АЛУ.

7.4. Компараторы.

Цифровые компараторы (COMP). Арифметическое и логическое сравнение. Организация компараторов, наращивание разрядности, последовательный компаратор. Схемы контроля паритета.
8. БИС/СБИС с программируемой структурой: программируемые логические матрицы, программируемая матричная логика, базовые матричные кристаллы, оперативно перестраиваемые FPGA.
История развития: программируемые логические матрицы, программируемая матричная логика. Базовые матричные кристаллы. CБИС ПЛ, назначение классификация. Основные производители и характеристики СБИС ПЛ. СБИС ПЛ Altera corp. Архитектура СБИС ПЛ семейства MAX3000А. Функциональные преобразователи и буферы ввода-вывода MAX3000А. Архитектура СБИС ПЛ семейств Cyclone III и Max II. Организация логического блока и функционального преобразователя. Режимы работы ФП, цепи каскадирования и переноса. Режимы асинхронных установок. Элементы ввода-вывода. Глобальные цепи, блоки управления тактированием. Конфигурирование и программирование СБИС ПЛ. JTAG – интерфейс. Встроенные блоки памяти СБИС ПЛ семейства Cyclone II. Режимы работы. Блоки ФАПЧ в СБИС ПЛ семейства Cyclone II.

9. Схемотехника запоминающих устройств: статические, динамические, масочные, прожигаемые и другие типы запоминающих ячеек;

Полупроводниковые запоминающие устройства. Назначение, классификация, организация. Схемотехника запоминающих ячеек: статические, динамические, масочные, прожигаемые. Наращивание емкости.
10. Запоминающие устройства на основе БИС/СБИС;

СБИС запоминающих устройств. Примеры использования ЗУ как универсального логического элемента. Реализация на ЗУ ЛФ ,распределителей, конечных автоматов Мили и Мура. Стандартный цикл обращения к SRAM. Двухпортовая память, буфер FIFO. DDR.
11. Микропроцессорные комплекты БИС/СБИС;.

Обобщенная функциональная схема микропроцессора. Комплексирование функциональной схемы их типовых операционных узлов. Микропроцессорные комплекты. Встраиваемые процессоры в системах на кристалле.
5. Лабораторный практикум


  1. Синтез и исследование логической функции пяти переменных на физической и имитационной моделях (разделы 2, 3);

  2. Исследование триггеров (раздел 4);

  3. Синтез и исследование конечного автомата на физической и имитационной моделях (раздел 6);

  4. Синтез и исследование генератора кодов на физической и имитационной моделях (раздел 6);

  5. Исследование двоичных и двоично-десятичных счетчиков (раздел 6);

  6. Исследование регистров (раздел 6);

  7. Исследование дешифраторов и мультиплексоров (раздел 7);

  8. Исследование двоичных и двоично-десятичных сумматоров и арифметических преобразований на их основе (раздел 7);

  9. Исследование цифровых компараторов (раздел 7);

  10. Исследование работы операционных устройств на общую шину;

  11. Разработка и исследование умножающих и делительных устройств (раздел 6);

  12. Разработка и исследование ШИМ (разделы 6, 7);

  13. Разработка и исследование контроллера клавиатуры и устройства динамической индикации (разделы 6, 7);

  14. Разработка и исследование устройства уплотнения данных на базе FIFO (раздел 9);

  15. Разработка и исследование битового процессора (раздел 11);

  16. Исследование буферов ввода-вывода СБИС ПЛ семейства Cyclone II (раздел 8).


6. Практические занятия
Не предусмотрены.
7. Курсовой проект (курсовая работа)

Предусмотрена в 4 семестре

8. Учебно-методическое обеспечение дисциплины
8.1. Рекомендуемая литература

Основная:


  1. Угрюмов Е.П. Цифровая схемотехника. – СПб.: БХВ, 2008.

  2. Антонов А.П., Глухих М.И., Максименко С.Л. и др. Схемотехника цифровых устройств. Метод. указания - СПб.: СПбГПУ, 2006.

  3. Схемотехника и средства проектирования цифровых устройств : учеб. псоб. В. В. Амосов .— СПб. : БХВ-Петербург, 2007 .— 542 с. : ил. ; 24 см .— (Учебное пособие) .— Библиогр.: с. 537. — ISBN 9785977500180.

  4. Уэйкерли Д.Ф. Проектирование цифровых устройств. - М.: Постмаркет. 2005 I и II том.

  5. Угрюмов Е.П. Цифровая схемотехника. – СПб.: БХВ, 2002.



Дополнительная:


  1. Антонов А.П. Язык описания цифровых устройств AlteraHDL. Практический курс. - М.: ИП РадиоСофт, 2003- 224 с.

  2. Антонов А.П. и др. Структурный синтез цифровых устройств. Учебное пособие - СПб.: СПбГТУ, 1997.

  3. Антонов А.П., Мелехин В.Ф., Филиппов А.С. Обзор элементной базы фирмы "Altera". – СПб.: "ЭФО", 1997.


8.2. Технические средства освоения дисциплины


  1. Комплект слайдов по базовым вопросам схемотехники.

  2. Комплект слайдов по работе с САПР Quartus II.

  3. Комплекты слайдов по архитектуре СБИС ПЛ.


9. Материально-техническое обеспечение дисциплины

Работы проводятся в лабораториях:

  • микросхемотехники на стендах, обеспечивающих возможность оперативной реализации исследуемых устройств на базе СПИС ПЛ семейства Cyclone II при использовании в качестве средств наблюдения и контроля осциллографов и встроенных средств отладки;

  • автоматизации проектирования цифровых устройств при использовании САПР Quartus II и лабораторных отладочных плат UP1 и Altera Nios II Cyclone II Development Kit.


10. Методические рекомендации по организации изучения дисциплины
При изучении данной дисциплины важно показать взаимосвязанность различных способов описания функциональности цифровых устройств; выделить основные приемы построения цифровых устройств на базе типовых операционных узлов с примерами практических схемотехнических решений.


Выполнение требований ГОС ВПО в рабочей программе учебной дисциплины подтверждаю:






Разработчик РПД

Заведующий кафедрой “Телематика”

___________ Заборовский В.С.

"____" ________ 2009 г.